SerDes와 고속 인터페이스

왜 병렬이 아니라 직렬인가

옛날 컴퓨터는 데이터를 여러 줄로 나란히 보냈다. 32비트를 보내려면 선 32가닥과 박자를 맞출 클럭선 하나를 깔고, 클럭이 “지금!” 하고 칠 때 32가닥을 한꺼번에 읽는다. 이것이 병렬 버스(parallel bus)다. 직관적으로는 선이 많을수록 빨라 보인다. 그런데 오늘날 PCIe, USB, 이더넷, SATA 같은 고속 인터페이스는 모두 반대로 갔다. 선 한 쌍에 비트를 한 줄로 세워 아주 빠르게 보낸다.

이유는 두 가지다. 첫째, 스큐(skew). 32가닥의 길이와 주변 환경이 조금씩 달라서 같은 순간 출발한 비트들이 도착하는 시각이 어긋난다. 1 GHz에서 1비트 시간은 1 ns인데, 기판 위 배선에서 신호는 1 ns에 15 cm쯤 간다. 길이가 몇 mm만 달라도 수십 ps가 어긋나고, 비트 시간이 짧아질수록 이 어긋남이 비트 시간 전체를 잡아먹는다. 둘째, 핀 수. 칩 패키지 바닥의 단자(볼)는 개수가 한정되어 있고, 선이 늘수록 기판 층수와 전력, 서로 간섭하는 잡음(동시 스위칭 잡음)도 늘어난다.

이렇게 병렬 데이터를 한 줄로 늘어세우는 회로를 직렬화기(serializer), 받는 쪽에서 다시 병렬로 펼치는 회로를 역직렬화기(deserializer)라 하고, 둘을 합쳐 SerDes(서데스)라 부른다. 하지만 이름과 달리 오늘날 SerDes의 일은 대부분 “늘어세우기”가 아니다. 망가진 신호를 미리 비틀어 보내고(송신 이퀄라이저), 받아서 고치고(수신 이퀄라이저), 박자를 찾아내고(CDR), 남은 오류를 수학으로 지우는(FEC) 일이 거의 전부다.

그래서 SerDes는 칩에서 차지하는 비중이 크다. 수백 개 레인을 가진 스위치 칩에서는 SerDes가 다이 가장자리를 빙 둘러 차지하고, 칩 전체 면적과 전력에서 수십 %를 쓴다고 알려져 있다. 레인 하나가 비트당 몇 pJ(피코줄)을 쓰는데, 51.2 Tbps 칩이라면 4 pJ/bit만 잡아도 송수신에 200 W 가까이 된다. SerDes를 잘 만드는 것이 곧 네트워크 칩의 경쟁력인 이유다.

레인과 속도의 진화

직렬 링크의 기본 단위는 레인(lane)이다. 레인 하나는 송신용 차동 쌍 하나와 수신용 차동 쌍 하나, 즉 구리선 4가닥이다. 이더넷 포트나 PCIe 슬롯은 이 레인을 여러 개 묶어 만든다.

레인 속도를 정하는 숫자는 두 개다. 1초에 보내는 기호(심볼)의 수인 보 레이트(baud rate, Bd)와, 기호 하나에 싣는 비트 수다. 기호마다 전압 2단계(0/1)만 쓰면 NRZ(Non-Return-to-Zero), 4단계를 쓰면 기호당 2비트인 PAM4(4-level Pulse Amplitude Modulation)다. 신호가 0101…처럼 가장 빨리 바뀔 때의 주파수, 즉 보 레이트의 절반을 나이퀴스트 주파수(Nyquist frequency)라 하는데, 채널이 이 주파수를 얼마나 잘 통과시키느냐가 링크의 성패를 가른다.

“56G”, “112G”, “224G”는 업계가 SerDes를 부르는 이름으로, FEC 등 부가 비트를 포함한 대략의 선로 속도다. 보 레이트가 소수점까지 딱 떨어지지 않는 이유는 데이터에 64b/66b 부호화(64비트마다 2비트 머리표를 붙여 전이를 보장하고 블록 경계를 표시)와 FEC 패리티가 더해지기 때문이다. 25G에서 50G로 갈 때 업계는 보 레이트를 올리는 대신 PAM4로 갈아탔다. 이 결정의 이유를 아래 두 시뮬레이터에서 확인한다.

PCIe는 서버 안에서 CPU와 GPU·NIC·SSD를 잇는 내부 도로다. 세대마다 정확히 두 배씩 올랐고, Gen6부터 이더넷처럼 PAM4로 넘어갔다. 다만 PCIe는 메모리 접근처럼 지연에 민감한 용도라서 FEC를 수 ns 수준으로 가볍게 쓰고, 이더넷은 더 강한 FEC로 더 긴 거리를 버틴다(뒤에서 다룬다).

채널 손실: 구리는 고주파를 먹는다

칩에서 나온 신호는 패키지, 기판 배선, 커넥터, 케이블을 지나는데, 이 전체를 채널(channel)이라 부른다. 채널은 낮은 주파수는 잘 통과시키지만 높은 주파수일수록 많이 깎아 먹는다. 원인은 두 가지다. 주파수가 높으면 전류가 도체 표면의 얇은 층으로만 흐르는 표피 효과 때문에 저항이 √주파수에 비례해 늘고, 기판의 절연 재료(유리섬유+에폭시, FR4)가 전기장이 떨릴 때마다 에너지를 열로 빼앗는 유전 손실은 주파수에 비례해 는다. 그래서 신호가 빨라질수록 손실이 가파르게 커진다.

신호가 채널을 지나며 잃는 세기를 삽입 손실(insertion loss)이라 하고 데시벨(dB, 2장)로 쓴다. 20 dB는 진폭이 1/10, 30 dB는 약 1/32로 줄었다는 뜻이다. 엔지니어는 이 값을 나이퀴스트 주파수에서 따진다. 고속 SerDes의 장거리(LR) 규격은 칩과 칩 사이 나이퀴스트 손실 약 28~30 dB까지를 목표로 설계된다.

손실이 왜 그렇게 치명적일까? 비트 하나를 나타내는 네모난 펄스가 채널을 지나면 높은 주파수 성분(가파른 모서리)이 깎여 낮고 퍼진 언덕 모양이 된다. 퍼진 꼬리는 다음 비트, 그다음 비트 자리까지 흘러 들어가 그 비트들의 값을 헷갈리게 만든다. 이를 심볼 간 간섭(ISI, Inter-Symbol Interference)이라 한다. 여러 비트의 파형을 한 비트 시간 폭으로 잘라 겹쳐 그린 눈 그림(eye diagram, 4장)에서 가운데 빈 공간, 즉 “눈”이 ISI 때문에 닫힌다.

NRZ와 PAM4: 같은 박자에 두 배의 비트

레인 속도를 두 배로 올리는 방법은 둘이다. 보 레이트를 두 배로 올리거나(NRZ 유지), 보 레이트는 그대로 두고 기호당 비트를 두 배로 하거나(PAM4). 보 레이트를 올리면 나이퀴스트 주파수도 두 배가 되어 채널 손실이 크게 는다. PAM4는 같은 주파수 대역에 두 배의 비트를 싣지만, 같은 전압 범위를 4단계로 나누므로 단계 사이 간격이 1/3로 줄어든다. 눈이 세 개로 쪼개지고 각각의 높이가 1/3이 된다. 신호 대 잡음비로 치면 20·log₁₀3 ≈ 9.5 dB 손해다.

이퀄라이저: 닫힌 눈을 다시 연다

채널이 고주파를 깎아 먹는다면, 그만큼 고주파를 미리 키우거나 나중에 키우면 된다. 이것이 이퀄라이저(equalizer, 등화기)다. SerDes에는 세 종류가 함께 쓰인다.

• FFE(Feed-Forward Equalizer): 송신 쪽에서, 지금 비트에 앞뒤 비트를 조금씩 빼서 섞어 보낸다. 앞 비트 몫을 빼는 탭을 프리커서(pre-cursor), 뒤 비트 몫을 빼는 탭을 포스트커서(post-cursor)라 한다. 0→1로 바뀌는 순간에만 힘을 세게 주는 효과(디엠퍼시스)가 생겨 고주파가 상대적으로 커진다. 대신 송신 진폭의 일부를 탭에 나눠 주므로 신호의 평균 세기는 줄어든다.
• CTLE(Continuous-Time Linear Equalizer): 수신 입구의 아날로그 필터. 저주파를 깎아 고주파를 상대적으로 키운다(부스트, dB). 간단하고 빠르지만 고주파 잡음과 누화도 같이 키운다.
• DFE(Decision Feedback Equalizer): 수신 쪽에서, 이미 판정한 이전 비트들이 남긴 꼬리를 계산해 빼 준다. 잡음을 키우지 않는 것이 큰 장점이지만, 앞 판정이 틀리면 오류가 번질 수 있고 판정 전에 피드백을 끝내야 하므로 한 비트 시간(200G PAM4에서 약 9.4 ps) 안에 계산을 마쳐야 하는 타이밍 압박이 있다.

실제 100G·200G SerDes는 이 세 가지를 모두 쓰고, 수신부 디지털 FFE에 수십 개의 탭을 두기도 한다. 탭 값은 사람이 정하지 않는다. 링크가 켜질 때 양쪽 SerDes가 시험 패턴을 주고받으며 오류가 가장 적어지는 값을 스스로 찾는 링크 트레이닝을 거치고, 그 뒤에도 온도와 전압 변화를 따라 계속 미세 조정한다(적응 등화).

클럭 데이터 복원: 박자는 데이터에 숨어 있다

직렬 링크에는 클럭선이 없다. 받는 쪽은 언제 신호를 읽어야 할지 스스로 알아내야 한다. 이 일을 하는 회로가 CDR(Clock and Data Recovery, 클럭 데이터 복원)이다. 원리는 신호가 0→1, 1→0으로 바뀌는 전이를 지켜보는 것이다. 전이는 비트 경계에서 일어나므로, 전이 시각들의 한가운데가 곧 눈의 중심, 가장 안전하게 읽을 수 있는 순간이다.

CDR은 위상 고정 루프(PLL, 18장)의 한 종류다. 지금 샘플링 순간이 전이보다 이른지 늦은지(early/late)를 판정해서, 늦으면 박자를 조금 당기고 이르면 조금 미룬다. 송신 칩과 수신 칩은 각자 다른 수정 발진기를 쓰기 때문에 주파수가 정확히 같지 않다. 이더넷은 ±100 ppm(백만분의 100)까지 차이를 허용하는데, 100 ppm이면 1만 비트마다 한 비트 시간만큼 박자가 밀린다. CDR이 이 차이를 계속 따라잡지 못하면 샘플링 지점이 눈 밖으로 걸어 나간다.

박자가 들쭉날쭉 떨리는 현상을 지터(jitter)라 한다. 송신 PLL의 잡음, 전원 잡음, ISI가 모두 지터를 만든다. 200G 레인의 한 비트 시간(UI)은 약 9.4 ps이니, 지터는 수백 펨토초(fs) 수준으로 관리해야 한다. 또 0이나 1만 길게 이어지면 전이가 없어 CDR이 박자를 놓치므로, 송신 쪽에서 데이터를 의사 난수와 섞는 스크램블링과 64b/66b 부호화로 전이를 충분히 만들어 준다.

FEC: 남은 오류는 수학으로 지운다

이퀄라이저와 CDR을 아무리 잘 만들어도 200G 레인의 원시 비트 오류율(BER)은 대략 1만 비트에 하나(10⁻⁴) 수준까지 나빠질 수 있다. 400 Gbps 링크라면 1초에 4,000만 개의 오류다. 그래서 고속 이더넷은 순방향 오류 정정(FEC, Forward Error Correction)을 기본으로 쓴다. 보내는 쪽이 데이터에 계산된 여분(패리티)을 붙이면, 받는 쪽이 재전송 요청 없이 그 자리에서 오류를 찾아 고친다.

이더넷이 쓰는 대표 FEC는 리드-솔로몬 부호(Reed-Solomon code)다. 10비트를 한 “심볼”로 묶고, 데이터 심볼 514개에 패리티 심볼을 붙여 부호어 하나를 만든다. 25G NRZ 시대의 RS(528,514)(“KR4”)는 패리티 14개로 심볼 7개까지, 50G 이상 PAM4 시대의 RS(544,514)(“KP4”)는 패리티 30개로 심볼 15개까지 고친다. 심볼 단위로 고치므로, 한 심볼 안에서 비트 여러 개가 한꺼번에 틀리는 묶음 오류(DFE 오류 전파 등)에 강하다.

공짜는 아니다. 부호어 하나(544 × 10 = 5,440비트)를 다 받아야 복호를 시작할 수 있고, 오류 위치를 찾는 계산에도 시간이 든다. KP4 FEC는 링크 한 번 지날 때마다 대략 100 ns 수준의 지연을 더한다. 빛이 광섬유 20 m를 가는 시간이다. 스위치를 여러 단 지나는 AI 클러스터처럼 지연에 민감한 곳에서는 이 지연이 쌓이므로, 더 가벼운 FEC나 링크 계층 재전송을 쓰는 방안도 함께 연구된다. 200G 레인 세대에는 광 모듈 안에 내부 부호를 하나 더 겹쳐 쓰는(연접 FEC) 방식도 도입되었다.

전송선로와 신호 무결성: 되튕기는 신호

신호가 이렇게 빠르면 기판 위의 배선은 더 이상 “전기가 즉시 통하는 전선”이 아니다. 신호가 배선을 따라 파도처럼 진행하는 전송선로가 된다. 전송선로에는 선의 굵기, 간격, 절연체 두께로 정해지는 고유한 저항 같은 값, 특성 임피던스(Z₀)가 있다. 고속 기판은 보통 한 가닥 기준 50 Ω, 차동 쌍 기준 85~100 Ω에 맞춰 설계한다.

신호가 임피던스가 다른 곳을 만나면 일부가 되튕긴다. 끝에 붙은 저항(종단 저항(termination))이 Z₀와 같으면 신호는 모두 흡수되고, 다르면 반사 계수(reflection coefficient) Γ = (R − Z₀) / (R + Z₀)만큼 되돌아온다. 끝이 열려 있으면(R = ∞) Γ = +1로 전부 같은 극성으로, 단락이면(R = 0) Γ = −1로 전부 뒤집혀 돌아온다. 되돌아온 신호는 다음 비트들 위에 겹쳐 또 하나의 ISI가 된다.

실제 기판에서 반사를 만드는 범인은 종단만이 아니다. 층을 건너는 구멍인 비아(via)는 쓰지 않는 아래쪽 토막(스텁)이 작은 안테나처럼 공진해 특정 주파수를 크게 먹는다. 그래서 고속 기판은 스텁을 드릴로 깎아 내는 백드릴(back-drilling)을 한다. 커넥터, 패키지 볼, 칩 안의 정전기 보호 회로(ESD) 용량도 모두 임피던스를 흔든다. 이런 것들을 통틀어 다루는 분야가 신호 무결성(SI, Signal Integrity)이다. 이웃 선끼리 새어 드는 누화(crosstalk, 4장)도 SI의 큰 숙제다.

구리의 한계, 그리고 그 너머

레인 속도가 두 배가 될 때마다 같은 손실 예산으로 갈 수 있는 구리 거리는 크게 줄어든다. 10G 시절에는 기판 위로 수십 cm, 케이블로 7 m를 갔지만, 200G 레인에서는 기판 배선을 극도로 아끼고 칩 바로 옆에서 케이블로 빠지는 설계가 등장했다. 그래서 거리에 따라 쓰는 기술이 나뉜다.

• 리타이머(retimer): 채널 중간에서 신호를 완전히 받아(CDR·등화·판정) 깨끗하게 다시 만들어 보내는 칩. 손실 예산을 두 번 쓰게 해 준다. 신호를 단순히 키우기만 하는 리드라이버(redriver)와 달리 잡음과 지터까지 씻어 낸다.
• DAC(Direct Attach Copper): 양 끝에 커넥터만 달린 수동 구리 케이블. 싸고 전력이 거의 0이라 랙 안 서버–스위치 연결에 널리 쓰인다. 200G 레인에서는 1~2 m 수준으로 짧아진다.
• AEC(Active Electrical Cable): 케이블 양 끝 커넥터 안에 리타이머 칩을 넣은 능동 구리 케이블. 광보다 싸고 전력이 적으면서 DAC보다 멀리 간다.
• 광: 구리로 갈 수 없는 거리는 전기를 빛으로 바꾼다(5장, 19장). 스위치 칩 바로 옆에 광 엔진을 붙이는 공동 패키징 광학(CPO)은 기판 위 전기 구간을 거의 없애려는 시도다.
• UCIe(Universal Chiplet Interconnect Express): 한 패키지 안 칩렛끼리 잇는 표준. 거리가 수 mm라 다시 넓은 병렬로 돌아간다. 핀 하나당 수십 GT/s로 느긋하게 보내되 핀을 수천 개 써서, 비트당 에너지를 SerDes의 수분의 1 수준으로 낮춘다.

반도체 관점: 아날로그 설계의 정수

SerDes는 디지털 칩 한가운데 박힌 가장 까다로운 아날로그 회로다. 수십 GHz의 PLL, 수 ps 단위의 타이밍, 수십 mV의 신호를 다룬다. 최근에는 수신 신호를 초당 1,000억 번 넘게 6~8비트로 숫자화하는 고속 ADC를 앞단에 두고, 등화와 판정을 디지털 신호 처리로 하는 ADC·DSP 기반 SerDes가 주류가 되었다. 디지털 회로는 공정이 미세해질수록 작고 저전력이 되므로, 5 nm·3 nm 같은 첨단 공정의 이점을 최대한 살리는 구조다. 그래서 스위치 칩, GPU, AI 가속기 회사들은 SerDes를 직접 설계하거나 전문 IP 회사에서 사 오며, “세계 최초 200G SerDes 실리콘 검증” 같은 소식이 칩 업계의 큰 뉴스가 된다. 이 SerDes들이 모여 만드는 칩이 다음 장의 스위치 ASIC과 NIC다(17장).